是德科技 ADS 2016 最新功能發布了!

全球領先的信號完整性(SIPro)和電源完整性(PIPro)解決方案,助力您更快速更準確的進行信號完整性(SI)和電源完整性(PI)仿真以及驗證,輕松應對 SI 和 PI 設計的挑戰。

SIPro 特點:

• 更精準,更快速,更大規模的運算能力

• 集成的 EM 電磁仿真技術

• 電源感知信號完整性分析

• 信號完整性與電源完整性統一的工作流程

PIPro 特點:

• 直流 IR 壓降

• 交流 PDN 阻抗

• 電源平面共振

• 去耦電容調整和電路級 VRM 建模

SIPro, PIPro 到底怎么用?有什么高招可以讓您更快地解決 SI 和 PI 的問題?讓我們為您慢慢梳理。

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仿真 DDR 的傳統工具以 SPICE(瞬態)仿真為中心。信號間的時延(skew)指標,數據線、命令/地址線和時鐘線上的建立和保持時間(需要多長時間才能達到高電壓閾值,能在該閾值上保持多久),對于存儲器設計人員而言都不陌生。同樣的設計方法在 4266 MHz(DDR4)是否像在 1333 MHz(DDR3)上一樣有效?很難一概而論,因為 DDR4 JEDEC 規范中沿用了一部分傳統測量,同時也采用了一部分全新的改進。

需要新測量的挑戰有哪些?

在更快的速度等級下,隨機性和確定性抖動起著更為顯著的作用,占據了眼圖單位間隔(UI)中相當大的比例。物理長度相同的走線此時在任何時間點上傳輸的位數更多(換言之,其電長度更大 = 傳輸了更多波長),這意味著任何阻抗不匹配(由一個比特引起的反射)會導致碼間干擾(ISI),從而影響其后更多的比特。鄰近軌道的串擾只是增加了干擾。

設計人員可以采用瞬態仿真器仿真通過其通道的一百萬比特,并成功通過所有傳統測試。然而,當我們采用新的隨機比特流進行第二次仿真,卻有可能不能通過某項測試,這是為什么呢?

• 這就是隨機性抖動的本質。隨機性抖動的統計輪廓有一個長拖尾。一致性限值要有多大的裕量才足以確保穩健運行?這是不確定性之所在。

• 為了找到 ISI 給眼圖帶來的最大退化,為了找出被干擾線和串擾干擾線上比特流模式的 “最壞情況”,我們要仿真的比特流組合數量呈指數級增長。

從另一方面來講,需要高性能的強大的內存系統。我們都知道內存發揮的關鍵作用,并經歷過內存故障導致的系統崩潰。

在新的DDR4的協議中, JEDEC 針對數據線推出全新的 BER 接收端測試模板,替代了傳統的一致性測試中的建立保持時間、速率相關修正表。

一致性模板的概念借用自高速串行通信標準,允許對數據線進行設計,使其滿足 BER 目標(目前為 1E-16),而無需受到設計約束的過分限制,否則將增加成本,延長產品上市的時間。

問:在仿真中如何檢查模板的一致性?

答:是德科技 EEsof EDA 發布了一款新的 DDR 總線仿真器可以做到這這一點。這是用于并行總線的逐位通道仿真器。它會同時仿真所有的發射端路徑,并計算接收端一側每個眼圖的誤碼率輪廓,同時測量模板裕量。該仿真器很特殊,因為它能夠正確地處理我們在單端信號上發現的非對稱上升和下降沿,而且發射端和接收端模型可以用來驅動 IBIS 模型,或者與 SPICE 模型混合。仿真器的速度使得它能夠在許多版圖前仿任務中代替瞬態仿真,便于用戶掃描多個參數(通道配置),或優化設計。它與批處理仿真一起可用作版圖前仿設計開發的有用工具,也可用于版圖后仿的一致性驗證。

在 ADS 2016 中,是德科技 EEsof EDA內置了接收端均衡器(CTLE、FFE、n-抽頭 DFE)。這也是 ADS 保持技術領先的另一個例子,因為業界對這個熱門課題的研究才剛剛起步。這一需求主要來自開發內存控制器集成電路的公司,他們試圖最大限度地提高鏈路裕量,尤其是針對線路很長的服務器內存體系結構上的 DQ、DQS 和 CLK 信號。

我們的特別優勢在于,帶均衡的單端接收端模型不會干擾精確通道仿真的線性時不變要求。